Donc après des clichés et des diagrammes portant sur les processeurs Intel Lunar Lake, nous avons le doirt ce jour à la même chose, mais sur l'architecture ZEN 5 d'AMD, avec le CCD et le I/O Die. C'est cette fois Nemez, Fitzchens Fitz et HighYieldYT qui sont à l'origine des images.
Ces images offrent une vue détaillée de la structure du silicium et de ses divers composants. Nous sommes sur un CCD gravé en 4 nm, alors que l'I/O Die est celui que nous avions sur les CPU Raphael.
Dans les images du jour on peut observer le CCD qui contient 8 cœurs Zen 5, chacun avec 1 Mo de cache L2, ainsi qu'un cache L3 de 32 Mo, partagé entre les huit cœurs, situé au centre. Les seuls autres composants sont l'unité de gestion système (SMU) et les interfaces physiques de l'Infinity Fabric sur Package (IFoP), qui relient le CCD au I/O Die.
Chaque cœur de CPU Zen 5 est physiquement plus grand que le cœur Zen 4 (fabriqué selon le procédé N5 de TSMC), en raison de son chemin de données en virgule flottante de 512 bits. Le moteur vectoriel du cœur est placé tout au bord du cœur, et sur le CCD. Les unités FPU tendent à être les composants les plus chauds d'un cœur de CPU. Le cache L2 de 1 Mo est le plus au centre du processeur. AMD a doublé la bande passante de ce cache L2 par rapport à celui du cœur Zen 4.
La région centrale du cœur Zen 5 comprend le cache L1I de 32 Ko, le cache L1D de 48 Ko, le moteur d'exécution des entiers, ainsi que le front-end du processeur, avec son unité de prédiction de branchement, son cache micro-op, son ordonnanceur et ses modules de récupération et décodage des instructions.
Le cache L3 de 32 Mo intégré sur la puce dispose de rangées de TSV (through-silicon vias) qui permettent d'ajouter un cache V-3D empilé. Le cache L3D de 64 Mo se connecte au ring bus du CCD via ces TSV, rendant ainsi le cache V-3D de 64 Mo contigu au cache L3 intégré de 32 Mo.
Enfin, il y a la puce d'entrée/sortie I/O Die. Il n'y a rien de nouveau à signaler ici, la puce est reprise de Raphael. Elle est fabriquée sur un nœud 6 nm. Près d'un tiers de la surface de la puce est occupée par le processeur graphique intégré (iGPU) et ses composants associés, tels que le moteur d'accélération multimédia et le moteur d'affichage. L'iGPU est basé sur l'architecture graphique RDNA 2 et ne possède qu'un processeur de groupe de travail (WGP), offrant ainsi deux unités de calcul (CU), soit 128 processeurs de flux. Parmi les autres composants clés du I/O Die figurent l'interface PCIe Gen 5 à 28 voies, les deux ports IFoP pour les CCD, un grand ensemble d'entrées/sorties pour le SoC comprenant USB 3.x et une connectivité héritée, ainsi que le contrôleur de mémoire DDR5 avec son interface mémoire à double canal (quatre sous-canaux).
Ces images offrent une vue détaillée de la structure du silicium et de ses divers composants. Nous sommes sur un CCD gravé en 4 nm, alors que l'I/O Die est celui que nous avions sur les CPU Raphael.
Dans les images du jour on peut observer le CCD qui contient 8 cœurs Zen 5, chacun avec 1 Mo de cache L2, ainsi qu'un cache L3 de 32 Mo, partagé entre les huit cœurs, situé au centre. Les seuls autres composants sont l'unité de gestion système (SMU) et les interfaces physiques de l'Infinity Fabric sur Package (IFoP), qui relient le CCD au I/O Die.
Chaque cœur de CPU Zen 5 est physiquement plus grand que le cœur Zen 4 (fabriqué selon le procédé N5 de TSMC), en raison de son chemin de données en virgule flottante de 512 bits. Le moteur vectoriel du cœur est placé tout au bord du cœur, et sur le CCD. Les unités FPU tendent à être les composants les plus chauds d'un cœur de CPU. Le cache L2 de 1 Mo est le plus au centre du processeur. AMD a doublé la bande passante de ce cache L2 par rapport à celui du cœur Zen 4.
La région centrale du cœur Zen 5 comprend le cache L1I de 32 Ko, le cache L1D de 48 Ko, le moteur d'exécution des entiers, ainsi que le front-end du processeur, avec son unité de prédiction de branchement, son cache micro-op, son ordonnanceur et ses modules de récupération et décodage des instructions.
Le cache L3 de 32 Mo intégré sur la puce dispose de rangées de TSV (through-silicon vias) qui permettent d'ajouter un cache V-3D empilé. Le cache L3D de 64 Mo se connecte au ring bus du CCD via ces TSV, rendant ainsi le cache V-3D de 64 Mo contigu au cache L3 intégré de 32 Mo.
Enfin, il y a la puce d'entrée/sortie I/O Die. Il n'y a rien de nouveau à signaler ici, la puce est reprise de Raphael. Elle est fabriquée sur un nœud 6 nm. Près d'un tiers de la surface de la puce est occupée par le processeur graphique intégré (iGPU) et ses composants associés, tels que le moteur d'accélération multimédia et le moteur d'affichage. L'iGPU est basé sur l'architecture graphique RDNA 2 et ne possède qu'un processeur de groupe de travail (WGP), offrant ainsi deux unités de calcul (CU), soit 128 processeurs de flux. Parmi les autres composants clés du I/O Die figurent l'interface PCIe Gen 5 à 28 voies, les deux ports IFoP pour les CCD, un grand ensemble d'entrées/sorties pour le SoC comprenant USB 3.x et une connectivité héritée, ainsi que le contrôleur de mémoire DDR5 avec son interface mémoire à double canal (quatre sous-canaux).
source : TPU
Marque : AMD
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Posté le 07 October 2024 à 09:23|par
