Intel et SoftBank, via leur coentreprise Saimemory, travaillent sur une nouvelle architecture mémoire qui pourrait faire parler d’elle dans le petit monde de l’IA. Son nom : HB3DM. Derrière cette appellation se cache une mémoire empilée en 3D, basée sur une approche baptisée Z-Angle Memory, avec une intégration verticale de plusieurs dies grâce à des techniques de hybrid bonding. L’objectif est simple : offrir une bande passante maximale dans un encombrement réduit.
Contrairement aux approches classiques, qui cherchent souvent à augmenter la capacité mémoire, cette solution vise avant tout le débit. Et dans le domaine de l’IA, notamment pour les accélérateurs, la bande passante est devenue un nerf de la guerre. Les GPU et autres puces spécialisées ont besoin d’alimenter leurs unités de calcul à très haute vitesse, et la mémoire peut rapidement devenir un goulet d’étranglement.
Avec une taille de die estimée à 171 mm², cela donnerait une bande passante totale d’environ 5.3 To/s par module. Un chiffre particulièrement impressionnant, surtout si l’on compare cette approche à la HBM4, qui reste aujourd’hui la référence attendue pour les futures générations d’accélérateurs IA.
On pense notamment à certains scénarios d’inférence IA, au calcul intensif ou à des charges où le déplacement rapide des données est plus important que le volume total stocké. Reste encore plusieurs inconnues, notamment sur la consommation, la latence, mais aussi la production. Intel fabriquera-t-il cette DRAM en interne ou passera-t-il par des acteurs spécialisés ? Pour le moment, mystère. Plus de détails sont attendus lors du VLSI 2026.
Contrairement aux approches classiques, qui cherchent souvent à augmenter la capacité mémoire, cette solution vise avant tout le débit. Et dans le domaine de l’IA, notamment pour les accélérateurs, la bande passante est devenue un nerf de la guerre. Les GPU et autres puces spécialisées ont besoin d’alimenter leurs unités de calcul à très haute vitesse, et la mémoire peut rapidement devenir un goulet d’étranglement.
5.3 To/s de bande passante par module
La première génération de HB3DM reposerait sur une configuration à neuf couches, avec un die logique à la base et huit couches de DRAM empilées au-dessus. Chaque couche intégrerait environ 13 700 TSV, ces interconnexions verticales qui permettent de faire communiquer les différents niveaux de la pile mémoire. Grâce à cette densité d’interconnexion, la bande passante atteindrait environ 0.25 Tb/s par mm².Avec une taille de die estimée à 171 mm², cela donnerait une bande passante totale d’environ 5.3 To/s par module. Un chiffre particulièrement impressionnant, surtout si l’on compare cette approche à la HBM4, qui reste aujourd’hui la référence attendue pour les futures générations d’accélérateurs IA.
Moins de capacité, mais beaucoup plus de débit
Le revers de la médaille, c’est la capacité. Chaque couche de DRAM offrirait environ 1.125 Go, pour un total d’environ 10 Go par module. C’est nettement moins que la HBM4, qui peut monter jusqu’à 48 Go par stack. La HB3DM ne semble donc pas chercher à remplacer directement la HBM dans tous les usages, mais plutôt à viser des charges de travail très spécifiques, où le débit prime sur la capacité.On pense notamment à certains scénarios d’inférence IA, au calcul intensif ou à des charges où le déplacement rapide des données est plus important que le volume total stocké. Reste encore plusieurs inconnues, notamment sur la consommation, la latence, mais aussi la production. Intel fabriquera-t-il cette DRAM en interne ou passera-t-il par des acteurs spécialisés ? Pour le moment, mystère. Plus de détails sont attendus lors du VLSI 2026.
source : Guru3D
Marque : Intel
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Posté le 30 Avril 2026 à 09:10|par
