JEDEC prépare la suite de la LPDDR6 avec des densités jusqu’à 512 Go et un format SOCAMM2 en développement

La JEDEC, l’association en charge de nombreux standards pour l’industrie microélectronique, a présenté les prochaines orientations prévues pour une future mise à jour de sa norme JESD209-6 LPDDR6. Pour rappel, la première version du standard a été publiée en juillet 2025, mais le sous-comité JC-42.6 travaille déjà sur une évolution destinée à élargir le champ d’application de cette mémoire au-delà du seul monde mobile.

La LPDDR6 vise aussi certains usages IA et datacenter

Avec cette prochaine révision, l’objectif est de permettre à la LPDDR6 de répondre aussi à certains besoins dans les domaines du datacenter et du calcul accéléré, notamment là où l’on recherche une mémoire à la fois sobre en énergie et capable d’offrir des capacités plus importantes. La JEDEC évoque ainsi plusieurs évolutions techniques, à commencer par une interface par die plus étroite, avec un mode x6, en complément des largeurs x12 et x24. Cette approche doit permettre d’intégrer davantage de dies par package et donc d’augmenter les capacités par composant et par canal, un point jugé important pour certains usages liés à l’IA.

512 Go en ligne de mire et un nouveau format modulaire

Autre point mis en avant, la future feuille de route de la LPDDR6 prévoit des densités qui pourraient atteindre 512 Go, soit au-delà des limites actuelles de la LPDDR5 et de la LPDDR5X. La JEDEC mentionne aussi un système de metadata carve-out plus flexible, afin de laisser les clients arbitrer entre capacité utile et besoins liés à la fiabilité, tout en limitant l’impact sur les débits. En parallèle, un standard LPDDR6 SOCAMM2 est également en cours de développement. L’idée est de proposer un format de module compact, remplaçable et pensé comme une continuité des modules LPDDR5X SOCAMM2 actuels.

La LPDDR6 PIM aussi en préparation

Enfin, la JEDEC indique qu’elle approche également de la finalisation d’un standard LPDDR6 PIM, pour Processing-in-Memory. Le principe est d’intégrer des capacités de traitement directement dans la mémoire afin de limiter les transferts de données entre la mémoire et les unités de calcul. Sur le papier, cela doit permettre d’améliorer les performances sur certaines charges d’inférence tout en réduisant la consommation. Reste maintenant à attendre la publication officielle de ces futurs standards, qui devront préciser les spécifications finales et les cas d’usage réellement visés.

Mais ici, à la Ferme du Hardware, ce que l'on attend le plus, c'est la SOCAMM DANCE 2...

Posté le 23 Avril 2026 à 11:20|par Aurélien Lagny